A computação quântica surgiu como uma forma de aumentar o poder de processamento das máquinas, solucionando problemas em intervalo de tempo muito menor do que seria demandado por computadores convencionais. Entretanto, a célula fundamental dos computadores quânticos, os Qbits, apenas são operacionais em temperaturas extremamente criogênicas, na faixa de milésimos de Kelvin. Além disso, os Qbits necessitam de integração com sistemas de controle e correção de erro, que são implementados em tecnologia CMOS. Para que esta integração ocorra, diversos trabalhos têm demonstrado que o uso dos circuitos construídos em tecnologia CMOS operando a temperaturas entre 77 K até 4 K, ao invés de em temperatura ambiente, oferece menor incidência de ruído e, consequentemente, menor necessidade de correção de erro.A indústria de semicondutores deve grande parte de seu sucesso à capacidade de continuamente diminuir o tamanho dos dispositivos (basicamente transistores) que compõe os circuitos integrados (chips). Esta diminuição permite um incremento do número de transistores integrados em um único chip. Possibilita ainda redução da potência consumida, a fabricação de memórias com maior capacidade de armazenamento e a integração de novas funcionalidades ao chip. A constante miniaturização dos transistores MOS, atingindo dezenas de nanômetros de comprimento de canal, tem dificultado a utilização de tecnologias MOS tradicionais, fabricadas em substratos de Si monocristalino, devido à presença de efeitos de canal curto. De modo indesejável, tais efeitos afastam o transistor MOS em suas características elétricas ideais, promovendo o aumento da corrente de desligamento, redução da tensão de limiar e inclinação de sublimiar, entre outros problemas. Como forma para minimizar os efeitos de canal curto, decorrentes da miniaturização, transistores MOS com múltiplas portas, como os FinFETs, passaram a ser utilizados, uma vez que melhoram sensivelmente o controle eletrostático das cargas na região de canal. Desenvolvidos recentemente, os transistores MOS de nanofios e nanofolhas de Si tem apresentado resultados promissores para a evolução dos FinFETs. Estas estruturas possuem seção transversal de poucos nanômetros (em geral 10 a 20 nanômetros), possibilitando excelente controle eletrostático em transistores MOS com comprimentos de canal inferiores a 14 nanômetros. Também foram propostos recentemente transistores MOS de nanofios e nanofolhas transistores empilhados, que consistem em dois ou mais níveis de semicondutor superpostos e compartilhando o mesmo eletrodo de porta, funcionando como um único transistor, aumentando a corrente por unidade de área consumida na lâmina.Neste contexto, este projeto de pesquisa objetiva expor as estruturas de transistores MOS de nanofios e nanofolhas à faixa de temperaturas adequada para os circuitos de interface com os Qbits, avaliando seu desempenho. Esta exposição permitirá a obtenção de dados relevantes para I) a evolução desses transistores para operação em temperaturas criogênicas; II) adaptação dos modelos de simulação numéricas para comportar a realização de simulações em temperaturas criogênicas, permitindo a observação de variáveis internas relevantes para os transistores. O projeto utilizará transistores MOS de nanofios ou nanofolhas de Si empilhados fabricados no CEA-Leti, França.

Semicondutores tensionados mecanicamente apresentam diversas propriedades físicas que são de grande interesse para as ciências pura e aplicada. Essas características estão relacionadas a mudanças em suas propriedades elétricas, térmicas e ópticas devido a mudanças no diagrama de bandas do material. Além disso, as técnicas de fabricação utilizadas para criar estruturas tensionadas são de vital importância, pois elas apresentam- se como fator limitante para alcançar elevado estresse, uniformidade do estresse, tipo de estresse (uniaxial, biaxial, compressivo, tracionador), assim como a necessidade do uso de atuadores externos. Dessa forma, a otimização da mobilidade elétrica de portadores em silício tensionado vem sendo amplamente investigada e aplicada na indústria de microeletrônica (transistores) de alta velocidade, para se estender a lei de Moore.Nesse sentido, este projeto propõe a fabricação de nanofios com níveis de tensionamento uniaxial e uniforme muito acima daqueles utilizados pela indústria. Esta tarefa será realizada de forma controlada pelas dimensões do nanofio na escala nanométrica, sem o uso de atuadores mecânicos externos e, com um processo compatível com a indústria microeletrônica para produzir um método adequado de fabricação de transistores. Adicionalmente, o estudo da mobilidade em níveis altíssimos de strain pretende gerar um avanço tecnológico, sendo um passo à frente na fabricação da próxima geração de transistores de alta performance.Além disso, os nanofios fabricados neste trabalho serão utilizados para o estudo do fenômeno de piezoresistência gigante em nanofios, que tem sido recentemente investigada na literatura, atraindo grande atenção da comunidade científica devido ao seu potencial de aplicação em sensores de alta sensibilidade e microeletrônica de alta velocidade. Contudo, o fenômeno físico por trás da piezoresistência gigante continua desconhecido e requer mais estudos, o que é proposto neste trabalho. Também propõe-se neste trabalho fabricar dispositivos MOSFET baseados em nanofios ultra-tensionados utilizando a topologia do tipo gate-all-around (GAA) para extração da mobilidade de portadores em função do stress.Em resumo, visamos obter nanofios de silício para o estudo da mobilidade elétrica de portadores, assim como da piezoresistência gigante em níveis de stress mecânico maiores que os valores atuais presentes na literatura. Esse objetivo será alcançado com controle preciso e sem atuadores externos em um processo top- down compatível com a tecnologia CMOS empregada na indústria de semicondutores.

A indústria de semicondutores deve grande parte de seu sucesso à capacidade de continuamente diminuir o tamanho dos transistores que compõe os circuitos integrados (CI). Esta diminuição permite um incremento do número de transistores integrados em um único CIs. Possibilita ainda redução da potência consumida, a fabricação de memórias com maior capacidade de armazenamento e a integração de novas funcionalidades ao CI. A constante miniaturização dos transistores MOS tornou impraticável a utilização de tecnologias MOS tradicionais, fabricadas em substratos de Si monocristalino, devido à ocorrência de efeitos de canal curto. De modo indesejável, tais efeitos afastam o transistor MOS de suas características elétricas ideais, promovendo o aumento da corrente de desligamento, redução da tensão de limiar e inclinação de sublimiar, entre outros problemas. Como forma para minimizar os efeitos de canal curto, transistores MOS tridimensionais com múltiplas portas, como os FinFETs, passaram a ser utilizados, uma vez que melhoram sensivelmente o controle eletrostático das cargas na região de canal. Desenvolvidos recentemente, os transistores MOS de nanofios ou nanofolhas de Si tem apresentado resultados promissores para a evolução dos FinFETs. Estas estruturas possuem seção transversal de poucos nanômetros (em geral 10 a 20 nanômetros), possibilitando excelente controle eletrostático em transistores MOS com comprimentos de canal inferiores a 14 nanômetros. Estas estruturas avançadas têm sido implementadas com sucesso em substratos do tipo silício sobre isolante (SOI - Silicon-On-Insulator).Dentre as aplicações com potencial para utilização de tecnologia CMOS com nós tecnológicos de maior complexidade está a Computação Quântica. A célula fundamental dos computadores quânticos, os Qubits, apenas são operacionais em temperaturas extremamente criogênicas, na faixa de milésimos de Kelvin. Além disso, os Qubits necessitam de integração com sistemas de controle e correção de erro, que são implementados em tecnologia CMOS. Para que esta integração ocorra, diversos trabalhos têm demonstrado que o uso dos circuitos construídos em tecnologia CMOS operando a temperaturas entre 77 K até 4 K, ao invés de em temperatura ambiente, oferece menor incidência de ruído e, consequentemente, menor necessidade de correção de erro.A operação de transistores MOS em temperaturas altamente criogênicas apresenta algumas melhoras nas características elétricas dos dispositivos, como redução da inclinação de sublimiar, maior mobilidade dos portadores e maior corrente elétrica. Entretanto, a passagem de corrente elétrica provoca Efeito Joule, aumentando a temperatura do transistor, se contrapondo às melhorias mencionadas. Esse efeito é conhecido como auto-aquecimento e é especialmente problemático para transistores maior que a do Si. O conhecimento das propriedades térmicas de transistores MOS de nanofios e nanofolhas de Si em função da temperatura do ambiente, em especial da sua capacidade de operarem em temperaturas criogênicas, é de fundamental importância para a sua adoção em circuitos como os utilizados em computação quântica.Este projeto de pesquisa objetiva avaliar, utilizando simulações numéricas tridimensionais e medidas experimentais, as propriedades elétricas de transistores SOI MOS de nanofios e nanofolhas de Si do estado da arte operando desde temperatura ambiente até a faixa criogênica, adequada para os circuitos de interface com os Qubits. Esta exposição permitirá a obtenção de dados relevantes para I) a evolução desses transistores para operação em temperaturas criogênicas; II) desenvolvimento de modelos compactos para a simulação de circuitos eletrônicos em tecnologia CMOS utilizando estas estruturas do estado da arte, III) adaptação dos modelos de simulação numéricas para comportar a realização de simulações em temperaturas criogênicas, permitindo a observação de variáveis internas relevantes.

Para desenvolver e aprimorar baterias de íon de lítio, é importante um melhor entendimento do comportamento eletroquímico dos eletrodos, dos eletrólitos e suas respectivas interfaces. A interface eletrodo/eletrólito geralmente apresenta a formação de uma camada de passivação no eletrodo. Essa camada, conhecida como SEI (do inglês Solid-Electrolyte Interface), atua como isolante eletrônico e condutor iônico. A SEI depende das condições dos eletrólitos e especialmente do catodo. Os materiais para cátodos podem ser inúmeros neste trabalho iremos focar em materiais de alta capacidade específica como LiMnO2 (LMO), LiNiO2 (LNO) e LiFePO4 (LFP) com a finalidade de encontrar alternativas para substituir cátodos que contenha cobalto. Além das baterias que são sistema de alta densidade de energia, estudaremos supercapacitores que são sistema de potência e complementam as primeiras. Em relação aos supercapacitores, um objetivo importante desse trabalho é estudar a degradação dos eletrodos de carbono em diferentes sistemas. Dentro deste contexto serão realizados: (a) síntese e caracterização de novos eletrodos assim como de eletrólitos, em supercapacitores e baterias; (b) a caracterização da interface entre o eletrodo e eletrólito; (c) estudo da evolução dos eletrodos e eletrólitos no transiente de potencial; (d) estudo de degradação do eletrodo e eletrólito em potenciais abusivos; e (e) a formação de filmes de passivação, como a camada SEI nas baterias de íon de lítio. A caracterização eletroquímica in-situ será feita com células de dois ou três eletrodos. Para complementar a investigação eletroquímica, o FTIR será empregada espectroscopia FTIR in-situ e operando para estes tipos de células pela primeira vez no Brasil. Para auxiliar na interpretação dos dados FTIR operando, técnicas de caracterização operando de suporte como espectroscopia Raman e análise de gases nos ajudarão a entender melhor os mecanismos envolvidos. Técnicas adjacentes como Raman, XPS, XRD ex situ tambem serão empregados em amostra como preparadas e post-mortem. (AU)